Overview
DFT (Design For Test) Architecture 설계 및 Implementation을 통해 ASIC/SoC 제품의 Test Coverage, Product Quality 및 Yield를 확보하는 역할을 수행합니다.
Scan, ATPG, MBIST, LBIST, JTAG/IJTAG, SSN (Streaming Scan Network) 등 DFT 솔루션의 설계부터 구현, 검증, Silicon Bring-up 및 양산 지원까지 End-to-End DFT 업무를 담당하며, RTL, Verification, Physical Design, Product Engineering 등 다양한 조직과 협업하여 Full-Chip 수준의 DFT Sign-off를 수행합니다.

What You Will Do

1. SoC Level DFT Architecture 및 Test Strategy 수립
2. SCAN/SSN Architecture 설계 및 구현
3. Scan Insertion, ATPG, Scan Simulation 수행
4. MBIST/BIRA/BISR Logic 설계 및 검증
5. Hierarchical DFT Flow 구축 및 Full-chip DFT Integration 수행
6. ATPG Pattern 생성 및 검증
7. Fault Coverage 분석 및 개선
8. ATE Vector 생성 및 Setup
9. SDC Creation 및 Constraint 관리
10. RTL-to-GDS Flow 기반 DFT 검증 및 최적화
11. Yield Analysis 및 Yield Improvement 활동 수행
12. DFT Methodology 개발 및 개선
13. DFT Flow Automation 구축

1. DFT 설계 및 구현 경력 3년 이상
2. SoC Design Flow 및 RTL-to-GDS Flow에 대한 이해
3. Verilog/SystemVerilog 기반 RTL 설계 경험
4. DFT Specification을 이해하고 Architecture를 정의할 수 있는 역량
5. Scan, ATPG, MBIST, LBIST, JTAG/IJTAG 관련 실무 경험
6. STA Constraint 및 SDF Simulation 경험
7. Digital Logic 및 Fault Model에 대한 이해

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Preferred Qualifications

1. Synopsys / Siemens / Cadence Tool 기반 DFT 업무 경험자
2. Full-chip DFT Integration, Sign-off 및 Tape-out 경험
3. Silicon Bring-up 및 Diagnosis 경험
4. Scan Compression 및 SSN Architecture 경험
5. Scan Stitching 경험
6. Tessent ATPG / MBIST Flow 경험
7. Full-chip Flatten 및 Physical Design 협업 경험